RE: Bereitstellung und Vorbereitung - 36

Was Tante_Horscht zur Verrieglung geshrieben hat, macht für mich am meisten Sinn.
Einfach aus dem Grund, weil man mit 8 NAND - Gattern und dem Lochrasterfeld nicht allzu viel möglichkeiten mehr hat. Die 2 übrigen NAND Gatter legt man einfach an die Vcc und die Ausgänge lässt man unbeschlatet. Daurauf bereit ich auch mein Layout vor (theoretisch).

Einen wunderschönen guten morgen zusammen. Heute waren wir an den Messungen... Auf Blatt 7 2.10.7 wird uns auf dem Display 1,2 N angezeigt statt wie vorgegeben 1,1 ... haben wir wieder ne änderung verpennt oder is was falsch bei uns?!

Die Messungen davor mit den Potis kommen wir auch nicht auf die 3,5 V Max Grenze... liegen bei ~3,3V. Normal?!

LG Die geROBten

Zitat von Sebastian

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Zitat von Gast (3)

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Haben im Betrieb die Prüfung Sommer 14 gemacht, die haben es serviert bekommen!Angry

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Ja, OP Verstärkung von 2 Ops verändern hat finde ich nichts mehr mit AP Teil 2 zutun
Hätte in der AP Teil 1 kommen koennen.

Die brauchten ja noch nicht mal ein Lasten/Pflichtenheft anfertigen.

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Seh ich genauso

Zitat von Robbifiziert

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Einen wunderschönen guten morgen zusammen. Heute waren wir an den Messungen... Auf Blatt 7 2.10.7 wird uns auf dem Display 1,2 N angezeigt statt wie vorgegeben 1,1 ... haben wir wieder ne änderung verpennt oder is was falsch bei uns?!

Die Messungen davor mit den Potis kommen wir auch nicht auf die 3,5 V Max Grenze... liegen bei ~3,3V. Normal?!

LG Die geROBten

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Ja das ist normal so, bei uns werden auch 1,2 N angezeigt und wir messen ebenfalls bis ~3,3V. Wenn du oben auf Blatt 6 liest steht da, dass die Werte um +-1 Digit abweichen können.

Die Messungen davor mit den Potis kommen wir auch nicht auf die 3,5 V Max Grenze... liegen bei ~3,3V. Normal?!

11,3V lassen mit den gegebenen Werten 4,7k Widerstand und 2k Poti theoretisch nur maximal 3,37V zu!

Zitat von crais1997

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Was Tante_Horscht zur Verrieglung geshrieben hat, macht für mich am meisten Sinn.
Einfach aus dem Grund, weil man mit 8 NAND - Gattern und dem Lochrasterfeld nicht allzu viel möglichkeiten mehr hat. Die 2 übrigen NAND Gatter legt man einfach an die Vcc und die Ausgänge lässt man unbeschlatet. Daurauf bereit ich auch mein Layout vor (theoretisch).

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Sollten die Ausgänge wirklich unbeschaltet sein? Ich meine mal gehört zu haben, dass man bei IC's die nicht verwendeten Pins nicht "in der Luft" hängen lässt sondern notfalls auf Masse legt. Kann das bitte jemand klären?

Nicht verwendete Pins einfach alle auf GND dann gibts keine Störungen ... (zumindest so das was man in der Schule lernt)

Vielen dank an die schnellen Antworten

Sorry leute aber wenn ihr die eingänge von einem NAND auf Masse legt und den Ausgang auch dann knallt es
also komplett unbeschaltet funktioniert es auch (praktisch getestet)

Zitat von Robbifiziert

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Vielen dank an die schnellen Antworten

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Gleichfalls

Sorry leute aber wenn ihr die Eingänge von den NANDs auf Masse legt und die Ausgänge auch dann knallt es
also alles unbeschaltet lassen und das geht (praktisch getestet)

Zitat von Robbifiziert

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Nicht verwendete Pins einfach alle auf GND dann gibts keine Störungen ... (zumindest so das was man in der Schule lernt)

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http://www.analog-praxis.de/machen-sie-e...genutzten-pins/
"Besondere Beachtung sollte man nicht genutzten Logik-Eingängen schenken. Diese sollten, falls unbenutzt, den Logikpegel 1 haben. Manche Logik-Eingänge haben drei Zustände (Tristate), nicht nur zwei. Dabei ist eine offene Verbindung als Logikzustand definiert. Solche Eingänge sollte man eventuell offen lassen."

Eingänge VDD, Ausgänge offen

Zitat von Robbifiziert

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Nicht verwendete Pins einfach alle auf GND dann gibts keine Störungen ... (zumindest so das was man in der Schule lernt)

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Wenn du manche Eingänge auf Logisch 0 (Masse) setzt, entstehen Störgrößen.
Mögen einige IC´s überhaupt nicht.

Darf man bei den Materialkosten alle Widerstände zusammenfassen oder muss man jeden Wert extra nennen?
Der Preis für z.B. 1kOhm und 4,7kOhm ist ja der selbe.